Internship – Digital Design (in French)
Sujet de stage
Le but du stage est de participer à l’évolution d’une plateforme de démonstration (System-On-Chip compatible RISC-V). Cette plateforme sert notamment pour des formations ainsi qu’à la démonstration, auprès de nos clients, des techniques et des méthodologies avancées en termes de design, de prototypage et de vérification.
A terme, la plateforme devra avoir les caractéristiques suivantes:
· Une architecture d’horloge Globalement Asynchrone, Localement Synchrone (GALS)
· Des performances CPU améliorées grâce à l’augmentation de sa fréquence de fonctionnement
Après une formation interne et une prise en main de la plateforme existante, le(la) stagiaire sera amené(e) à :
· Etudier l’architecture d’un SoC, en particulier son bus d’interconnexion AMBA AXI
· Faire le design d’une FIFO asynchrone AXI en RTL
· Intégrer cette FIFO dans le SoC pour isoler le domaine d’horloge du CPU
· Evaluer des outils de Clock Domain Crossing (CDC) et vérifier l’intégrité de la FIFO et du SoC
En fonction de l’avancée du stage, le(la) stagiaire pourra être amené(e) à
· Faire évoluer l’architecture du SoC existant mono-processeur en intégrant un deuxième processeur, soit identique, soit autre RISC-V à définir.
· Porter le SoC dans un FPGA
Profil :
· Dernière année d’école d’ingénieur ou équivalent avec une orientation système embarqué ou micro-électronique.
· Intérêts pour les aspects fonctionnels et silicium.
· Connaissance d’un langage de design RTL VHDL ou Verilog, idéalement Verilog
· Connaissance en architecture des systèmes sur puce (SoC)
· Anglais, Français
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