Intervention de François Cerisier lors de la FPGA Verification Conference de CadLog

Saviez-vous que « que 80% des conceptions de FPGA critiques pour la sécurité contiennent des bugs non triviaux qui ne sont pas détectés pendant la production » (Etude du Wilson Research Group) ? Pour tous ceux qui s’interrogent sur « Comment atteindre le niveau de sécurité fonctionnelle requis pour une conception FPGA », venez assister gratuitement à la FPGA Verification Conference 2019 organisée par CadLog, le 5 novembre à Roissy Charles de Gaulle.

Les interventions de Stefan Bauer, François Cerisier et Rachid Laaris, vous permettront d’appréhender les enjeux de la vérification FPGA. Ce sera également l’occasion de rencontrer des spécialistes de la vérification et d’échanger sur vos problématiques.

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